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ASIC中的異步時(shí)序設(shè)計(jì)王夏泉(華中科技大學(xué)電子與信息工程系，武漢430074)摘要：絕大部分的ASIC設(shè)計(jì)工程師在實(shí)際工作中都會(huì)遇到異步設(shè)計(jì)的問(wèn)題，本文針對(duì)異步時(shí)序產(chǎn)生的問(wèn)題，介紹了幾種同步的策略，特別是結(jié)繩法和異步FI℉O的異步比較法都是比較新顆的方法。關(guān)鍵詞：異步時(shí)序，MTBF,雙鎖存器法，結(jié)繩法，異步FIFO,異步比較。Asynchronous design in ASICAbstract:Most of the ASICs that are ever designed are driven by multiple asynchronous clocksAiming at the issue of asynchronous design,this paper introduced several solutions.Especially,the methods of toggle and asynchronous compare in asynchronous FIFO design are good ideas.Keywords:asynchronous timing,MTBF,two registers,toggle,asynchronous FIFO,asynchronouscompare.1.前言在一般的ASIC教程中，大家接觸的大都是同步時(shí)序的設(shè)計(jì)，即單時(shí)鐘的設(shè)計(jì)。但是在實(shí)際的工程中，純粹單時(shí)鐘設(shè)計(jì)的情況很少，特別是在設(shè)計(jì)模塊與外圍芯片的通訊中，跨時(shí)鐘域的情況經(jīng)常不可避免。作者在實(shí)際工作中就遇到了一些異步時(shí)序設(shè)計(jì)的問(wèn)題，由于最初對(duì)異步時(shí)序產(chǎn)生的問(wèn)題估計(jì)不足，導(dǎo)致在設(shè)計(jì)的后期不得不對(duì)設(shè)計(jì)進(jìn)行返工，本文介紹的幾種同步策略也正是在實(shí)踐中學(xué)習(xí)摸索的結(jié)果。本文旨在向讀者介紹幾種實(shí)用的同步方法，不可能對(duì)異步時(shí)序設(shè)計(jì)涉及的問(wèn)題覆蓋完全。由于篇幅限制，本文主要描述同步策略的核心思想，而不涉及到具體的實(shí)現(xiàn)。2.問(wèn)題的產(chǎn)生一亞穩(wěn)態(tài)2.1異步時(shí)序的定義異步時(shí)序設(shè)計(jì)指的是在設(shè)計(jì)中有兩個(gè)或以上的時(shí)鐘，且時(shí)鐘之間是同頻不同相或不同頻率的關(guān)系。而異步時(shí)序設(shè)計(jì)的關(guān)鍵就是把數(shù)據(jù)或控制信號(hào)正確地進(jìn)行跨時(shí)鐘域傳輸。